EU-5

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1. 5nm SILICON PACKAGING ARCHITECTURE & THERMAL TOPOLOGY (EXYNOS 2100 / 1080)

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The AMAOE EU:5 stencil is engineered for Samsung System LSI's flagship 5nm EUV (SF5E)

silicon generation, featuring high-speed LPDDR5 Package-on-Package (FOPLP-PoP) stacks,

tri-cluster Cortex-X1 cores, and integrated 5G NR baseband modems:

A. EXYNOS 2100 (S5E9840) APPLICATION PROCESSOR:

   - Fabrication & Die: Samsung Foundry 5nm EUV (SF5E), ~10.4 mm x 10.3 mm package.

   - Core Architecture: 1x ARM Cortex-X1 @ 2.91 GHz + 3x Cortex-A78 @ 2.81 GHz + 4x Cortex-A55 @ 2.21 GHz

     paired with a 14-core Mali-G78 MP14 GPU and integrated 5G Shannon baseband.

   - Packaging Technology: Samsung FOPLP-PoP (Fan-Out Panel-Level Packaging - Package-on-Package)

     utilizing 1z-nm EUV LPDDR5 DRAM stacked on top of the processor substrate.

   - Common Thermal Cycling Failure Mode:

     * The Exynos 2100 runs high dynamic core current during 8K video capture, fast wireless charging,

       and 5G mmWave data transfers. Repeated thermal expansion between the 5nm silicon die and the

       motherboard causes micro-fractures in the central VDD_CPU big-core buck array and the upper

       LPDDR5 memory interposer solder ring.

     * Diagnostic Symptoms: Sudden freeze on the "Samsung Galaxy" splash screen, constant reboot loops,

       dropping into Exynos USB Boot / Download mode, or camera sensor crash. Reballing both the base

       Exynos 2100 SoC and the top LPDDR5 RAM using the EU:5 stencil restores full connectivity.

B. EXYNOS 1080 (S5E9815) ON VIVO X60 / X70 SERIES:

   - The industry's first commercial 5nm EUV A78 mobile processor, engineered with integrated 5G Sub-6/mmWave.

   - Shares the fine-pitch 0.35 mm ballout and requires exact 0.12 mm solder volume to avoid inter-ball

     bridging beneath the core power inductors.

C. LEGACY PROCESSOR COVERAGE (EXYNOS 990 / 8895 / 8890):

   - Exynos 990 (S5E9830 / 3830 XGO): Notorious for heavy thermal degradation on Galaxy S20 series.

   - Exynos 8895 / 8890: Vintage Samsung 10nm/14nm flagships. Solder joint dry-cracking frequently

     causes no-power conditions recoverable via reballing.

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2. SOLDER ALLOY SELECTION & TEMPERATURE HIERARCHY

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Because Exynos 2100 and 1080 utilize stacked Package-on-Package (PoP) memory alongside

0.12 mm stencil apertures, adhering to the dual-temperature alloy strategy is mandatory:

- Bottom Tier (Exynos 2100 / 1080 / 990 SoC Base to Motherboard):

  * Primary Solder Paste: Sn63/Pb37 Eutectic Alloy (Melting Point: 183°C).

  * Mesh Particle Size: Type 4 (20 - 38 microns) or Type 5 (15 - 25 microns) ultra-fine powder.

- Upper Tier (LPDDR5 RAM onto Exynos SoC Interposer Ring):

  * MANDATORY Low-Temperature Solder: Sn42/Bi58 Alloy (Melting Point: 138°C) or Sn62/Pb36/Ag2 (179°C).

  * Critical Rule: The upper RAM reflow temperature (235°C - 245°C air) must not reach the 183°C

    melting point of the lower SoC balls, preventing bridging and inter-ball collapse under CPU weight.

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3. TIER-4 PoP SEPARATION & REBALLING WORKFLOW (GALAXY S21 / S21 ULTRA)

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STEP 1: PRE-HEATING & PoP RAM SEPARATION

1. Secure the motherboard in a dedicated high-mass CNC logic board fixture. Mask surrounding plastic FPC

   connectors, SIM trays, and periscope optical zoom cameras with dual-layer aluminum heat-deflector tape.

2. Bottom Pre-Heat: Set bottom preheater to 150°C - 160°C across the board underside.

3. Apply tacky flux around the perimeter of the LPDDR5 RAM chip stacked atop Exynos 2100.

4. Hot Air Wand: Set to 355°C - 365°C with an 8 mm circular nozzle (airflow 45%).

5. Heat the RAM in continuous rectangular motions from 1.5 cm distance for 30-35 seconds.

6. Insert an ultra-thin 0.06 mm curved separation blade into the corner epoxy seam between the RAM

   and SoC. Lift the RAM vertically off the SoC interposer ring without applying downward pressure.

7. Reheat the lower Exynos 2100 SoC to 365°C and lift straight off the motherboard.

STEP 2: PAD RESURFACING & EPOXY REMOVAL

1. Lower hot air to 250°C. Apply moderate RMA flux and gently remove softened black underfill glue

   from the PCB pads and IC package margins using a non-scratch copper scraper blade.

2. Tin the footprint pads with 183°C leaded solder using a 330°C micro-soldering iron (C210-K knife tip).

3. Lay high-purity copper desoldering wick across the pads and glide the flat iron face across the

   wick without applying downward pressure.

4. Level the IC base pads until smooth and planar. Clean with 99.9% IPA until mirror-clean.

STEP 3: REBALLING WITH THE AMAOE EU:5 STENCIL

1. Seat the cleaned IC into a magnetic reballing fixture.

2. Overlay the corresponding aperture on the EU:5 stencil:

   - For Exynos 2100 SoC base, align with "Exynos 2100".

   - For Exynos 2100 upper RAM, align with "Exynos 2100 RAM".

   - For Exynos 1080 SoC base, align with "Exynos 1080".

   - For Exynos 1080 upper RAM, align with "Exynos 1080 RAM".

   - For Exynos 990, align with "Samsung 3830 XGO".

3. Verify that the circular anti-bulging expansion holes surround the chip perimeter to prevent

   stencil warping under heat.

4. Spread Sn63/Pb37 paste into the apertures at a 45° angle with a flexible steel spatula. Wipe the

   surface 100% clean of excess solder beads.

5. Hold the stencil down firmly at the margins with bent-tip titanium tweezers.

6. Direct hot air at 310°C - 325°C (airflow 25% - 30%) 3 cm above the stencil, moving inward.

   Observe the paste coalesce into uniform spherical balls.

7. Allow 8-10 seconds to cool and solidify before lifting the stencil vertically.

8. Apply a drop of liquid flux and pass hot air for 3 seconds at 300°C for final spherical centering.

STEP 4: TWO-STAGE INSTALLATION

1. Stage 1 (Exynos SoC to Motherboard):

   - Apply a micro-thin film of tacky flux across the PCB pads (shiny, not flooded).

   - Align the SoC to the silkscreen corner brackets (Pin 1 orientation matched).

   - Reflow with hot air at 345°C - 355°C (bottom preheat at 150°C). When surface tension centers the

     chip, verify with a gentle 0.1 mm tweezer nudge test.

2. Stage 2 (LPDDR5 RAM onto Exynos Interposer):

   - Cool the board completely to room temperature.

   - Apply a micro-layer of low-viscosity flux across the upper SoC contact ring.

   - Align the reballed RAM (Pin 1 dot aligned to SoC Pin 1).

   - Reflow at 240°C - 250°C (if using 138°C low-melt paste) or 310°C (if using 179°C paste) with low

     airflow (25%). The lower 183°C SoC base solder joints remain completely solid and undisturbed.

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4. ELECTRICAL DIAGNOSTICS & FAULT MATRIX

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1. Diode-Mode Impedance Verification (Unpowered board, Red probe to GND, Black probe to test point):

   - VDD_CPU_CL0/CL1/CL2 Coils (Shannon PMIC) : 0.010 V - 0.038 V (Normal low-impedance core loop).

   - VIO18 (1.8V System I/O Rail)             : 0.380 V - 0.490 V (Short indicates PMIC/SoC bridge).

   - VBAT / VSYS (Primary Battery Rail)       : 0.420 V - 0.540 V (Short < 0.050 V indicates blown charging PMIC).

   - LPDDR5 VDD1 / VDD2                       : 0.260 V - 0.390 V.

2. DC Power Supply Boot-Up Analysis (4.0V DC Input on VBAT):

   - 0.000 A Standby: Normal prior to pressing Power button.

   - 20 mA - 80 mA Leakage (Pre-Power): Blown high-side buck MOSFET inside primary PMIC or shorted protection diode.

   - Press Power -> Fixed 35 mA - 55 mA: Master PMIC has powered on, but 26 MHz / 38.4 MHz master clock is missing,

     or RESETB line is held low by the Exynos CPU.

   - Press Power -> Cycles 80 mA -> 160 mA -> Drops to 0 mA: CPU has initialized; LPDDR5 RAM upper layer

     is open/unseated, or UFS storage is missing VCC/VCCQ. Re-seat or reball the upper RAM layer.

   - Normal Boot Progression: Steps steadily from 100 mA -> 340 mA -> 820 mA -> 1.5 A+ into One UI.